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    本發明揭露一種具有高度抗破裂性之晶片。本發明之晶片具有複數個表面，其中，這些表面包含具各表面中最大面積之最大面，以及連接於最大面邊緣之側表面。側表面上形成有奈米結構層，此奈米結構層具分散晶片應力之效果，據此，晶片本身具有高度的抗破裂性，可避免晶片於半導體製程或其他加工製程中因受到外力而磨損甚至破裂。
    公开号:TW201314923A
    申请号:TW100133873
    申请日:2011-09-21
    公开日:2013-04-01
    发明作者:Jer-Liang Yeh
    申请人:Jer-Liang Yeh；
    IPC主号:H01L31-00
    专利说明:
    晶片
    本發明係關於一種晶片，並且特別地，本發明係關於一種具有高度抗破裂性之晶片。
    近年來電子產業發展突飛猛進，各種多功能的可攜式電子產品如智慧型手機、筆記型電腦、平板電腦等都已融入一般民眾生活中，使得人們生活越來越便利。在電子產業發展的背後，位於其上游的半導體產業的成熟發展具有極大的貢獻。除了民生、軍事電子產業之外，能源方面如太陽能產業以及照明方面如LED產業，皆與半導體產業有相當大程度的關聯性。此外，半導體的技術也可應用在生技等其它領域，其牽涉範圍之廣，稱之為近代科技的基石也不為過。
    半導體製程製作出的晶片可廣泛地利用於上述各種應用領域中，晶片的良率可說是直接決定了終端產品的品質，因此，在晶片的材料以及製作方式上各界均以投入大量研究以確保其品質。不論其為何種應用領域之晶片，均須經過多道加工製程，例如，晶圓切割、蝕刻、表面處理、封裝、IC測試等程序，才能獲得實際應用的電子元件或光電元件。
    在上述各種處理晶片的製程中，晶片常會受到程度不同的外力作用。一般而言，晶片上之各種功能結構通常設置於晶片具有最大面積的主要表面上，並且各結構常會在晶片上造成材料上的缺陷，而容易在這些缺陷上產生應力集中的現象。當所受到的外力逐漸增加時，這些區域上的應力集中現象會更加劇烈。由於目前的晶片材料都是使用脆性的材質，例如，矽晶圓，因此上述應力集中現象容易使得晶片應力集中處產生裂痕甚至導致晶片破裂，進而降低晶片良率同時提高其生產成本。
    因此，本發明之一範疇在於提供一種具有高度抗破裂性之晶片，以解決先前技術之問題。
    根據一具體實施例，本發明之晶片具有複數個表面，其包含在各表面中具有最大面積之一最大面，以及連接最大面邊緣的側表面。側表面上形成有具分散應力功能之奈米結構層，以分散晶片之應力。
    於本具體實施例中，奈米結構層可包含複數奈米結構，例如奈米針或奈米柱。這些奈米結構係分別於晶片之側表面上形成應力集中點，當晶片受力時，奈米結構層上複數個應力集中點將應力分散至整個奈米結構層上，因此，可避免應力集中在晶片的功能結構上，進而防止晶片產生裂痕甚至破裂。
    關於本發明之優點與精神可以藉由以下的發明詳述及所附圖式得到進一步的瞭解。
    請參閱圖一，圖一係繪示根據本發明之一具體實施例之晶片1的示意圖，實務中，此晶片1可為太陽能晶片、LED晶片及半導體晶片的其中之一者，或是其他以半導體製程加工之晶片。如圖一所示，晶片1上有複數個表面，其中，面積最大的之最大面10通常用來設置各種功能性結構於其上。以半導體晶片為例，最大面上可設置閘極、汲極或源極等電極結構，或者，晶片本身可為P型半導體，最大面上則形成有N型半導體層，反之亦然。此外，太陽能晶片或LED晶片的最大面上亦同樣可設置電極等結構。須說明的是，一般的晶片係薄片狀結構，其最大面通常有兩面並互相相對，於此為了圖面簡潔起見僅標示出其中之一最大面。
    於本具體實施例中，晶片1之最大面10邊緣連接有側表面12，側表面12係根據晶片1的形狀而在數量上有所不同。由於晶片1之形狀為薄片形，因此側表面12的面積相較於最大面10較小，一般而言，側表面12上並沒有空間可設置上述的功能結構。側表面12係與最大面10間具有90°之夾角，然而本發明並不限於本具體實施例之90°夾角，而可介於0°至180°之間。此外，於另一具體實施例中，側表面及最大面之連接處可存在有導圓角。上述各種晶片形態係根據使用者需求而定，本發明對此並不加以限制。
    晶片10上進一步具有奈米結構層14，其係形成於側表面12之上。奈米結構層14中包含複數個奈米結構，例如奈米針或奈米柱。請一併參照圖二以及圖三，圖二係繪示圖一之奈米結構層14的實際外觀圖，圖三係繪示圖二之奈米結構層14之剖面示意圖。請注意，圖二之奈米結構層於實務中係經由蝕刻矽晶片之側表面而得。如圖二以及圖三所示，奈米結構層14包含自側表面12向外延伸之奈米針140以及奈米柱142。
    不論透過何種製程方法，奈米針140與奈米柱142在側表面12上形成時皆會在側表面12上形成材料上的缺陷，例如，於圖三中，奈米針140及奈米柱142會在其連接側表面12之處形成材料缺陷。此外，奈米結構層14中之各奈米結構可能會互相連接，在互相連接處同樣會產生材料缺陷。更甚者，奈米結構本身即具有材料缺陷。一般而言，材料缺陷處容易發生應力集中的現象，換言之，當晶片1受到張力時，奈米針140、奈米柱142、兩者與側表面12連接處、或各奈米結構互相連接處可能會有應力集中之現象。
    上述單個奈米針140與奈米柱142之尺寸極小，並且，在奈米結構層14內包含有極大數量的奈米針140與奈米柱142遍佈於其中，故奈米結構層14覆蓋側表面12上之部分係可視同由材料缺陷點組成。因此，奈米結構層14將晶片1所受之應力分別集中於所有奈米針140與奈米柱142於所形成的材料缺陷點上。就結果來說，應力反而是分散於整個側表面12上被奈米結構層14所覆蓋之部分，換言之，此為一個面的應力分散現象，而非點或線的應力集中現象。
    當晶片受到張力時，所產生的應力被分散到覆蓋於側表面之奈米結構層上，而晶片上原本的材料缺陷，例如，最大面上之功能結構所形成的缺陷或是對晶片進行其他處理所造成的缺陷，則可避免劇烈的應力集中現象導致裂痕甚至破裂。因此，本具體實施例中具有應力分散效果之奈米結構層可幫助晶片抵抗張力，換言之，可提升晶片本身抗破裂的強度。
    於本具體實施例中，奈米結構係奈米針與奈米柱，於實務中，上述奈米針與奈米柱可以電化學蝕刻製程形成於晶片之側表面上。舉例而言，圖二中之奈米結構層14可透過電化學蝕刻製程對晶片1之側表面12蝕刻超過40分鐘而成，蝕刻後形成的奈米針或奈米柱，相鄰的兩個頂端間之距離係介於10奈米至1000奈米之間，其深度則介於0.1微米至100微米之間。由於奈米針或奈米柱的尺度極小，在晶片加工過程中，奈米結構層即使受到側向力作用(亦即，平行於側表面之力)，結構層中之奈米結構亦不會被刮落。另一方面，奈米結構的極小尺度於巨觀上不會影響晶片的材料特性，僅強化其抗破裂性。
    請參照圖四A以及圖四B，圖四A係繪示圖一之晶片1進行三點抗彎測試的示意圖，圖四B則繪示晶片1所能承受之最大負載與蝕刻時間之圖表。請注意，晶片1於此係透過電化學蝕刻方式對側表面12進行不同時間之蝕刻，接著透過三點抗彎測試方法測試而獲得如圖四B所示之特性曲線。上述電化學蝕刻方式的製程舉例而言，可將晶片1之側表面浸於濃度比例250：1的氫氟酸(HF)及硝酸銀(AgNO3)所混合而成的蝕刻液中，分別進行20分鐘、40分鐘以及60分鐘之晶片側表面蝕刻。如圖四B所示，圖表中之縱軸為晶片1可承受之最大負載，亦即，彎曲晶片1使其產生裂痕或破裂時，晶片1所承受之張力；縱軸為形成奈米結構層14所經過之蝕刻時間。此外，參考線L則為未形成奈米結構層於側表面上之晶片所能承受的最大負載。
    由圖四B可看出，經過20分鐘蝕刻製作奈米結構層14之晶片1，可承受的最大負載大約為3N，大於未形成奈米結構層的晶片可承受的最大負載2N。此外，當蝕刻時間增長，晶片1可承受的最大負載亦隨之增大。由此可知，於晶片之側表面上形成奈米結構層確實可幫助晶片抗破裂並增加晶片之強度。
    另一方面，奈米結構層14使晶片1能承受更大的負載而不至於破裂，代表晶片1可具有更高的可彎曲度。當晶片能承受更大的負載並且具有更高的可彎曲度，除了在一般加工製程中更不容易因受到張力而破裂之外，原本因晶片材料的張力特性而無法進行的製程亦可在不更換晶片材料的狀況下進行，因此，更進一步提升了晶片本身的效能及其所適用之領域。
    如上述，奈米結構層14係以應力分散面之形式強化晶片的抗破裂性，故可適用於各種晶片，如非晶、單晶、或多晶晶片，於實務中，晶片可由玻璃(SiO2)、矽(Si)、鍺(Ge)、碳(C)、鋁(Al)、氮化鎵(GaN)、砷化鎵(GaAs)、磷化鎵(GaP)、氮化鋁(AlN)、藍寶石(sapphire)、尖晶石(spinnel)、三氧化二鋁(Al2O3)、碳化矽(SiC)、氧化鋅(ZnO)、氧化鎂(MgO)、二氧化鋰鋁(LiAlO2)、二氧化鋰鎵(LiGaO2)或四氧化鎂二鋁(MgAl2O4)中之至少一者所製成，但不以此為限。
    上述具體實施例中，奈米結構層14係透過蝕刻側表面12而形成於其上，然而，本發明對此並不加以限制。舉例而言，奈米結構層也可透過如磊晶、鍍膜等方式形成於側表面之上。根據形成奈米結構層的方法不同，奈米結構層中所包含的奈米結構亦有所差異，而非僅限於上述奈米針或奈米柱的型態。
    另一方面，奈米結構層的材質可以與晶片材質相同，也可以不同。例如，若以蝕刻方式形成奈米結構層，可直接蝕刻晶片側表面而得到與晶片相同材質之奈米結構層，亦可於側表面上先形成異質的薄膜層，並對薄膜層蝕刻而獲得與晶片材質相異之奈米結構層。此外，以磊晶或鍍膜方式形成奈米結構層之方法，則可直接選擇與晶片相同或相異材質之材料來進行製程。
    請參閱圖五，圖五係繪示根據本發明之另一具體實施例之晶片2的剖面示意圖。如圖五所示，晶片2之最大面20與側表面22連接之邊緣一範圍內，同樣可形成奈米結構層24。形成於最大面20邊緣之奈米結構層24亦可幫助晶片2抵抗張力。於實務中，位於最大面邊緣之範圍中的奈米結構層可與側表面上之奈米結構層在同一製程中一併形成，舉例而言，當使用蝕刻方法蝕刻側表面時，蝕刻液同時對最大面之邊緣進行蝕刻而在兩者上同時形成奈米結構層。一般而言，最大面上形成的奈米結構層，其範圍係自最大面邊緣朝中心沿伸1公分，然而本發明對此並不加以限制。實務中，根據晶片材料及形成奈米結構層的方式，奈米結構層可於最大面上具有不同的範圍，其不影響最大面上之功能結構即可。
    上述具體實施例係於整個側表面上形成奈米結構層，於另一具體實施例中，此奈米結構層可覆蓋部分側表面，同樣也具有分散應力之功效。進一步地，奈米結構層也可分別形成於所有的側表面上。理論上，奈米結構層覆蓋的範圍越廣，其具越高的抗破裂性。請參照圖六，圖六係繪示根據本發明之另一具體實施例之晶片3的示意圖。如圖六所示，晶片3係之形狀係長方形薄片體，最大面30則為長方形，並且最大面30的4個邊緣分別連接4個側表面32。奈米結構層34同時形成於各側表面32之上，藉此分散晶片上之應力以提升晶片之強度。
    另一方面，根據晶片之形狀，奈米結構層可形成於不同形狀之側表面上。請參照圖七，圖七係繪示根據本發明之另一具體實施例之晶片4的示意圖。如圖七所示，晶片4係一圓形薄片體，其最大面40之形狀為圓型，連接最大面40邊緣之側表面42則為環狀表面，而非上一具體實施例之長方形表面。奈米結構層44形成於環狀的側表面42之上，以增加圓形薄片體之晶片4的抗破裂性。
    由於實務中，晶片的形狀並不限於上述各具體實施例所描述之長方形薄片體或圓形薄片體，而可能具有多種形狀。舉例而言，除了長方形或圓形外，晶片的最大面可為菱形、橢圓形或正方形，端看使用者需求而定。奈米結構層則可形成於上述各種形狀之晶片的側表面，幫助各種晶片抵抗破裂並提高晶片強度。
    綜上所述，本發明之晶片具有最大面以連接最大面邊緣之側表面，並且側表面上形成可分散應力之奈米結構層。相較於傳統側表面不具有奈米結構層的晶片，本發明之晶片具有更強的抗破裂性，亦即晶片的強度較傳統更高。除了在一般的加工製程中晶片更不容易因受到張力而破裂之外，晶片本身可耐具更高張力之加工製程，而進一步提高了晶片的效能與其適用之領域。
    藉由以上較佳具體實施例之詳述，係希望能更加清楚描述本發明之特徵與精神，而並非以上述所揭露的較佳具體實施例來對本發明之範疇加以限制。相反地，其目的是希望能涵蓋各種改變及具相等性的安排於本發明所欲申請之專利範圍的範疇內。因此，本發明所申請之專利範圍的範疇應該根據上述的說明作最寬廣的解釋，以致使其涵蓋所有可能的改變以及具相等性的安排。
    1、2、3、4．．．晶片
    10、20、30、40．．．最大面
    12、22、32、42．．．側表面
    14、24、34、44．．．奈米結構層
    140．．．奈米針
    142．．．奈米柱
    L．．．參考線
    圖一係繪示根據本發明之一具體實施例之晶片的示意圖。
    圖二係繪示圖一之奈米結構層的實際外觀圖。
    圖三係繪示圖二之奈米結構層之剖面示意圖。
    圖四A係繪示圖一之晶片進行三點抗彎測試的示意圖。
    圖四B係繪示圖四A之晶片所能承受之最大負載對應蝕刻時間之圖表。
    圖五係繪示根據本發明之另一具體實施例之晶片的剖面示意圖。
    圖六係繪示根據本發明之另一具體實施例之晶片的示意圖。
    圖七係繪示根據本發明之另一具體實施例之晶片的示意圖。
    3．．．晶片
    30．．．最大面
    32．．．側表面
    34．．．奈米結構層
    权利要求:
    Claims (20)
    [1] 一種晶片，包含：複數個表面，該等表面包含：一最大面，具該等表面中最大之面積；以及一側表面，連接該最大面之一邊緣；以及一奈米結構層，形成於該側表面上，用以分散該晶片之應力。
    [2] 如申請專利範圍第1項所述之晶片，其中該側表面與該最大面之夾角係介於0°至180°之間。
    [3] 如申請專利範圍第2項所述之晶片，其中該側表面與該最大面之夾角係介於45°至90°之間。
    [4] 如申請專利範圍第1項所述之晶片，其中該側表面與該最大面間係透過一導圓角互相連接。
    [5] 如申請專利範圍第1項所述之晶片，其中該側表面係一長方形表面以及一環狀表面的其中之一者。
    [6] 如申請專利範圍第1項所述之晶片，其中該晶片之該最大面形狀係長方形、菱形、圓形、橢圓形以及正方形的其中之一者。
    [7] 如申請專利範圍第1項所述之晶片，其中該奈米結構層進一步形成於該最大面之該邊緣上的一範圍內，並且該範圍係自該邊緣朝該最大面之中心沿伸1公分。
    [8] 如申請專利範圍第1項所述之晶片，其中該奈米結構層包含複數個奈米結構。
    [9] 如申請專利範圍第8項所述之晶片，其中該等奈米結構之形狀包含奈米柱及奈米針中之至少一者。
    [10] 如申請專利範圍第9項所述之晶片，其中兩相鄰之該奈米結構頂端之間距係介於10奈米至1000奈米之間。
    [11] 如申請專利範圍第9項所述之晶片，其中該等奈米結構的深度係介於0.1微米至100微米之間。
    [12] 如申請專利範圍第8項所述之晶片，其中該等奈米結構係透過蝕刻、磊晶以及鍍膜方法的其中之一者形成於該側表面。
    [13] 如申請專利範圍第1項所述之晶片，其中該晶片係一非晶晶片、一單晶晶片及一多晶晶片的其中之一者。
    [14] 如申請專利範圍第13項所述之晶片，其中該單晶晶片係一單晶矽晶片。
    [15] 如申請專利範圍第13項所述之晶片，其中該晶片係由玻璃、矽、鍺、碳、鋁、氮化鎵、砷化鎵、磷化鎵、氮化鋁、藍寶石、尖晶石、三氧化二鋁、碳化矽、氧化鋅、氧化鎂、二氧化鋰鋁、二氧化鋰鎵以及四氧化鎂二鋁所組成之一群組中之至少一者所製成。
    [16] 如申請專利範圍第1項所述之晶片，其中該晶片係一P型半導體，並且該最大面上形成一N型半導體層。
    [17] 如申請專利範圍第1項所述之晶片，其中該晶片係一N型半導體，並且該最大面上形成一P型半導體層。
    [18] 如申請專利範圍第1項所述之晶片，其中該奈米結構層之材質係與該晶片之材質相同。
    [19] 如申請專利範圍第1項所述之晶片，其中該奈米結構層之材質係與該晶片之材質相異。
    [20] 如申請專利範圍第1項所述之晶片，其中該晶片係太陽能晶片、LED晶片以及半導體晶片的其中之一者。
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    WO2010011858A2|2008-07-24|2010-01-28|The Regents Of The University Of California|Micro- and nano-structured led and oled devices|
    TWI366252B|2008-08-06|2012-06-11|Jer Liang Yeh|Substrate with high fracture strength, structure for increasing the fracture strength of a substrate and the method thereof|
    US8222118B2|2008-12-15|2012-07-17|Intel Corporation|Wafer backside grinding with stress relief|
    DE102009030298B4|2009-06-24|2012-07-12|Siltronic Ag|Verfahren zur lokalen Politur einer Halbleiterscheibe|
    US20120080832A1|2010-10-05|2012-04-05|Skyworks Solutions, Inc.|Devices for methodologies related to wafer carriers|
    US9177828B2|2011-02-10|2015-11-03|Micron Technology, Inc.|External gettering method and device|
    US8642469B2|2011-02-21|2014-02-04|Stats Chippac, Ltd.|Semiconductor device and method of forming multi-layered UBM with intermediate insulating buffer layer to reduce stress for semiconductor wafer|
    法律状态:
    优先权:
    申请号 | 申请日 | 专利标题
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    US13/623,524| US9379262B2|2011-09-21|2012-09-20|Wafer with high rupture resistance|
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